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本文標(biāo)題："IC設(shè)計(jì)流程,積體電路的設(shè)計(jì)流程！金相顯微鏡價(jià)格"
新聞來(lái)源：未知 發(fā)布時(shí)間：2012-9-22 14:11:55 本站主頁(yè)地址：http://www.y7853.cn
IC設(shè)計(jì)流程
積體電路的設(shè)計(jì)可以分為系統(tǒng)設(shè)計(jì)(System design)、輯邏設(shè)計(jì)(Logical design)與實(shí)體設(shè)計(jì)(Physical design)三大部分，先簡(jiǎn)單說明如下：
系統(tǒng)設(shè)計(jì)(System design)
“系統(tǒng)設(shè)計(jì)(System design)”就是在IC設(shè)計(jì)開始之前先進(jìn)行“規(guī)格制定(Specification)”，包含市場(chǎng)規(guī)格制定、系統(tǒng)規(guī)格制定、功能規(guī)格制定、區(qū)塊規(guī)格制定四大步驟，系統(tǒng)設(shè)計(jì)完成以后則進(jìn)入“邏輯設(shè)計(jì)(Logical design)”。
邏輯設(shè)計(jì)(Logical design)
“邏輯設(shè)計(jì)(Logical design)”屬于“前段設(shè)計(jì)”，包含“RTL執(zhí)行與發(fā)展”、“功能模擬”、“FPGA驗(yàn)證”、“邏輯合成”、“前功能模擬”與“前時(shí)脈分析”等步驟，先簡(jiǎn)單說明如下：
＞RTL執(zhí)行與發(fā)展：先進(jìn)行“RTL執(zhí)行與發(fā)展”以后，接著進(jìn)行“功能模擬”，模擬若錯(cuò)誤則從新回到“RTL執(zhí)行與發(fā)展”，若正確則繼續(xù)進(jìn)行下一步“FPGA驗(yàn)證”。
＞FPGA驗(yàn)證：進(jìn)行“FPGA驗(yàn)證”以后，驗(yàn)證若錯(cuò)誤則從新回到“RTL執(zhí)行與發(fā)展”，若正確則繼續(xù)進(jìn)行下一步“邏輯合成”。
＞邏輯合成：進(jìn)行“邏輯合成”以后，接著進(jìn)行“前功能模擬”與“前時(shí)脈分析”，“前功能模擬”若錯(cuò)誤則從新回到“RTL執(zhí)行與發(fā)展”；“前時(shí)脈分析”若錯(cuò)誤則從新回到“邏輯合成”；若正確則繼續(xù)進(jìn)行下一步“實(shí)體設(shè)計(jì)(Physical design)”。
值得注意的是，完成“RTL執(zhí)行與發(fā)展”所得到的設(shè)計(jì)結(jié)果稱為“Soft IP”，完成“邏輯合成”所得到的設(shè)計(jì)結(jié)果稱為“Film IP”，這裏IP是指“智慧財(cái)產(chǎn)權(quán)(Intellectual Property)”，后面將詳細(xì)討論有關(guān)積體電路產(chǎn)業(yè)的智慧財(cái)產(chǎn)權(quán)問題。
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